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[转载文章] 基于FPDP 的声纳高速数据采集系统设计

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发表于 2007-10-19 23:33:41 | 显示全部楼层 |阅读模式
USB-6009数据采集卡首发
张华春,孙长瑜,赵国英,王磊
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(中国科学院声学研究所北京100080)
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! ^; E9 N" \, y% J6 H1 引言 / b( D. z0 y% |* `
随着信息技术的发展,越来越多的信号处理系统,需要高速的数据采集和大容量的数据传输,以实现系统的高速实时处理。对于声纳信号的实时采集和处理,单板系统已不能满足要求,需要多板共同来实现。此时,数据的板间传输成为这些系统的设计瓶颈,而FPDP(Front Panel Data Port)总线,提供多块VME总线板之间的高速数据传输。本文在新型声纳数据采集系统的研制基础上,针对声纳信号采集的需求,基于FPDP总线传输标准,设计出一种较为新颖的声纳信号采集传输系统,以CPLD芯片为核心实现信号的采集、传输控制功能。所设计的单板具有32通道模拟输入,FPDP接口数据传输率80Mbyte/s。7 Z+ B8 Z; ?  G& l
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- _$ C; ?% ]+ |2 c% K0 I7 E2 系统设计原理 ) d9 T7 C, D- T6 _3 c; v
系统的设计原理如下图所示.进一步可分为以下几部分。% M) Y0 L  O) R+ g: x7 h

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2.1多通道声纳数据采集
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信号的采集主要由采样保持电路、多路选择电路和高速A/D转换电路等构成。信号采集单板具有32通道模拟信号输人,采用同时采样/保持、分时转换的工作方式。单板使用两片高速A/D转换器,每片A/D转换器分时转换16通道模拟输人信号,然后将转换后的数据置于FIFO存储器中保存。以前的数据采集系统采用分离元件实现采样控制电路,电路设计复杂,而且不便于调试。在所设计的声纳数据采集系统中,利用CPLD来实现模拟信号的分时转换控制,FIFO存储器的实现,转换后数据的存储控制功能。由CPLD产生采样保持控制信号、多路选择地址信号、启动A/D转换的启动信号和将转换数据写人FIFO的写脉冲信号。   l3 l5 Q1 X' Q  _# y" B1 f7 j+ E
由于Altera公司的FLEX10K系列产品提供了嵌人式阵列块EAB,可非常方便地实现FIFO存储器的功能,因此CPLD选用FLEX10KE。A/D转换后的数据,在CPLD的控制下,将两个A/D转换器转换的各自16位数字信号‘打包’后构成32位的数据,经写人脉冲打人发送端CPLD中的FIFO存储器中进行保存。利用FIFO双向存取的特性,在读指针和读脉冲的控制下,将FIFO中已保存的数据读出,然后通过FPDP总线进行传送。0 Y* N. G4 s8 y4 Y7 c/ u

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2.2 数据的板间传送 ! Q9 J" D: _' S9 @
FPDP总线是32位的并行同步总线,通过80芯的连接电缆进行板间的连接。一个主设备产生时钟信号,其频率规定了总线上的最大传输率,且传输以单方向进行。由于在某一时刻,只有一个主设备,因而在总线上的设备之间,并不存在总线竞争和冲突。FPDP总线协议,并不包含地址和仲裁周期,总线设计不允许地址信息传递,因此,数据传输率完全由数据触发(Data Strobe)的频率来决定。传输协议提供了数据流发送/接收的同步机制,具有多种数据传输方式。 - p8 p2 o/ {3 y/ x
信号发送端FPDP/TM,产生所有其它板所需的时钟和其它时序信号,其接口驱动FPDP总线上的数据和定时信号,并且端接80芯传输电缆一端的总线信号。本系统采用单帧数据传输模式,只有在一个采样周期内,数据全部转换完毕,才通过FPDP高速传输到信号处理板。
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符合VITA标准的FPDP接口,必须遵循其信号传输协议,在发送端和接收端通过相互应答信号建立信号传输通道,在符合单帧数据传输协议的前提下,开始数据的高速传输。对于FPDP总线标准的实现,还没有专用的控制芯片出现。因此,仍然利用CPLD来实现FPDP总线的发送、接收传输控制功能,满足传输通道建立的时序要求。
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信号要通过FPDP接口进行高速传输,必须在发送端发出“数据准备好”信号,只有在接收端发出允许发送信号后,才可以按照单帧数据传输模式,开始数据传输。由于信号的传输频率为20MHz,其数据传输率为80Mbyte/s, 50ns就要发送一个32位的数据,故在每个采样周期中,可实现多板采集信号的传输。此外,按照FPDP总线驱动和端接的要求,其相应的传输应答信号应满足信号驱动的要求,并考虑高频反射等影响,采取一定的信号端接措施。
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.3 数据的接收 & x+ |6 b7 |* }$ |1 Q8 O6 }
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信号采集板通过FPDP总线,将其转换后的数据传输到信号处理板上的信号接收子板。信号接收子板提供FPDP总线传输所需的控制和应答信号,将传输来的数据置于FIFO存储器中保存,以供数字信号处理器DSP读取。 信号接收端FPDP/RM(R),接收信号采集板通过80芯连接电缆发来的时钟、数据和定时信号,提供数据传输的状态信号,并且端接80芯传输电缆一端的总线信号。在信号接收端,数据同步存人接收子板的FIFO存储器中。当一帧数据传输完毕后,CPLD向信号处理板上的ADSP21060产生数据“传输完”信号,由信号处理板多处理器结构中的SHARCO处理器读取FIFO中的这批数据。因而信号接收端CPLD设计,包括FIFO存储器的设计、DSP读取FIFO数据的控制以及FPDP传输时应答时序信号的产生等。在接收端,仍然要按照FPDP总线标准的要求,进行驱动和端接。 在信号处理系统中,利用FPDP将系统前置采集的数据高速传输到信号处理板,且FPDP数据传输并不影响DSP的正常工作,将充分发挥DSP的功能,提高系统的并行处理能力。
1 o+ ]( c6 U! V# c4 Z 3 结论 本文在新型声纳数据采集系统的研制基础上,为了提高系统的并行处理能力和数据传输能力,利用高速A/D转换器、可编程器件CPLD和VITA中的FPDP总线传输标准,实现多通道模拟信号的实时采集以及多总线板之间信号的高速传输方法。在数据采集系统中,利用FPDP总线可满足新一代声纳多通道、大数据量处理的潜在需求。
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IDAQ-USB-6009数据采集卡
发表于 2009-10-30 19:58:00 | 显示全部楼层
在线课堂
顶一个。。。。
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